Durante décadas, la industria informática ha seguido una fórmula simple: hacer que los transistores sean más pequeños y empaquetar más en un chip. Esta técnica impulsó el tremendo crecimiento de la potencia informática predicho por la Ley de Moore. Pero a medida que los materiales se acercan a escalas atómicas, los ingenieros se encuentran cada vez más entre los límites físicos del silicio y los efectos de la mecánica cuántica.
Muchos investigadores creen que el próximo gran avance no vendrá de hacer dispositivos cada vez más pequeños, sino de construirlos al revés.
Un equipo dirigido por el profesor Qing Cao de la Facultad de Ingeniería y Ciencia de Materiales de Grainger de la Universidad de Illinois ha demostrado un nuevo método para apilar múltiples capas de componentes electrónicos de silicio directamente una encima de la otra. El enfoque puede aumentar drásticamente la densidad informática, mejorar el rendimiento y reducir el consumo de energía, al tiempo que amplía los avances que han impulsado la industria de los semiconductores durante más de medio siglo.
“Tomemos algo tan simple como la memoria estática de acceso aleatorio, que es común en CPU y GPU. Hoy en día se necesitan seis dispositivos microelectrónicos llamados transistores para almacenar un bit de información. Con la integración vertical, se pueden distribuir en múltiples capas. Es como reemplazar la misma función con un suburbio en expansión, pero con una gran utilidad: la huella se reduce al mismo tiempo que la comunicación entre capas es más rápida y eficiente”, dijo Kao. explicado
Los investigadores informan que su proceso logra un rendimiento del dispositivo del 98-100% cuando se utiliza silicio monocristalino estándar, el material semiconductor que sustenta la electrónica moderna. Los resultados sugieren que la técnica podría eventualmente ser adoptada por los fabricantes de chips comerciales.
“La integración vertical ya está empezando a abrirse camino en los dispositivos comerciales, especialmente en hardware especializado en IA, pero la integración discreta libera toda la promesa de los chips 3D”, afirmó Cao. “Por primera vez, hemos alcanzado el presupuesto térmico de la integración 3D monolítica utilizando silicio monocristalino estándar y hemos logrado un rendimiento sin precedentes”.
Se publican los resultados la naturalezaUna revista que rara vez incluye artículos de investigación sobre microelectrónica de silicio.
Por qué la industria de los semiconductores está mirando hacia arriba
Durante aproximadamente 60 años, la Ley de Moore ha guiado el desarrollo de chips. El principio predice que la densidad de transistores en los circuitos integrados se duplicará cada dos años, lo que dará lugar a procesadores más rápidos y eficientes.
Esa tendencia se ha mantenido notablemente bien, pero cada vez es más difícil de mantener.
“En cierto sentido, estamos alcanzando un límite impuesto por la física”, afirmó Kao. “Si nos fijamos en el tamaño real de los transistores, no se están haciendo más pequeños, especialmente en términos de su paso de puerta de contacto. Esto se debe a que estamos limitados por las propiedades materiales inherentes del silicio y las leyes fundamentales de la mecánica cuántica. Si vamos a mantener la tendencia de aumentar la potencia de procesamiento de nuestros microprocesadores, vamos a tener que pensar en comenzar con más superficies de dispositivos individuales”.
Los dispositivos de apilamiento vertical proporcionan una alternativa atractiva. En lugar de reducir el tamaño de los transistores individuales, los ingenieros pueden colocar varias capas de circuitos uno encima del otro. Esto no sólo crea más espacio para los componentes, sino que también acorta las distancias de cableado, reduce la capacitancia parásita y aumenta significativamente el ancho de banda de comunicación entre diferentes partes de un chip.
Estas ventajas son particularmente importantes para la inteligencia artificial y otras aplicaciones informáticas con uso intensivo de datos.
La promesa de los chips 3D monolíticos
Las tecnologías comerciales actuales de chips 3D ya utilizan el apilamiento, pero normalmente implican la fabricación de dispositivos semiconductores en obleas individuales antes de unirlas. Los ejemplos incluyen la memoria de gran ancho de banda y la tecnología 3D V-Cache de AMD.
Aunque exitoso, este enfoque tiene limitaciones. La alineación entre capas es relativamente tosca y las conexiones verticales conocidas como vías a través de silicio (TSV) son relativamente grandes y escasas.
La integración tridimensional monolítica adopta un enfoque diferente. En lugar de unir obleas enteras, cada nueva capa de dispositivo se construye directamente sobre la anterior. Esto permite conexiones verticales mucho más densas, distancias más pequeñas entre capas y una precisión de alineación medida en nanómetros.
Los investigadores han seguido este concepto durante años porque puede aumentar la conectividad entre capas en un factor de 10 a 100 en comparación con los métodos de apilamiento convencionales.
Resolviendo problemas de calor
La mayor barrera para la integración monolítica es la temperatura.
Normalmente se requieren temperaturas de alrededor de 1.000 °C para producir silicio cristalino de alta calidad y dispositivos semiconductores de alto rendimiento. Sin embargo, una vez que las interconexiones metálicas ya están presentes en una capa de circuito completa, estas temperaturas las destruirán.
“En general, la industria reconoce que una vez que se completa la primera capa del circuito, el límite de presupuesto térmico para cualquier capa adicional es de 400 grados Celsius”, dijo Cao. “Los investigadores tanto del mundo académico como de la industria han tratado de solucionar este problema trabajando con materiales semiconductores distintos del silicio monocristalino para las capas superiores. Pero los dispositivos resultantes ciertamente adolecen de problemas de rendimiento y confiabilidad”.
Esfuerzos anteriores han explorado alternativas que incluyen silicio policristalino, óxidos metálicos amorfos y nanocristalinos, nanotubos de carbono y semiconductores bidimensionales. Sin embargo, estos componentes suelen introducir limitaciones de rendimiento o defectos que crean una falta de coincidencia con los transistores de silicio en la capa inferior.
La nanomembrana de silicio ultrafina permite la producción a baja temperatura
El equipo de Illinois desarrolló un proceso que preserva las ventajas del silicio monocristalino y al mismo tiempo se mantiene muy por debajo del límite térmico.
El método comienza fabricando nanomembranas de silicio independientes ultrafinas a partir de una oblea donante. Luego, estas membranas se transfieren a una capa receptora que ya contiene el circuito completo utilizando un laminador de rodillos. El proceso de unión no requiere temperaturas superiores a 200°C.
Debido a que las capas de silicio conservan su calidad cristalina, los dispositivos resultantes mantienen un sólido rendimiento y confiabilidad mientras se mantienen de manera segura dentro del presupuesto térmico requerido para una integración discreta.
“Nuestro método no es fácil de implementar a bajo costo, pero tiene varias ventajas sobre los métodos anteriores de apilar obleas de silicio”, afirmó Cao. “Las membranas que hemos transferido tienen sólo 10 nanómetros o menos de espesor, en comparación con el espesor de 500 a 700 micrómetros de una oblea típica. Debido a que son delgadas, estas membranas son mecánicamente flexibles para adaptarse a la superficie subyacente. Esta conformación ayuda a evitar defectos interfaciales cuando dos huecos, como una oblea típica, intentan unirse”.
Alto rendimiento con tres capas apiladas
Los investigadores también rediseñaron la arquitectura del transistor.
La fabricación tradicional de transistores se basa en un proceso llamado dopaje, que introduce impurezas en el silicio para controlar el comportamiento eléctrico. Este proceso generalmente requiere temperaturas superiores a 600°C.
Para evitar estas temperaturas, el equipo utilizó transistores sin conexiones. En estos dispositivos, el silicio se dopa uniforme y fuertemente antes de que comience el proceso de apilamiento. Las películas de silicio extremadamente delgadas aún permiten un control efectivo por parte de la puerta del transistor, mientras que los altos niveles de dopaje ayudan a reducir la resistencia de contacto parásito.
Utilizando esta técnica, los investigadores crearon tres capas apiladas que contenían 625 transistores. Los dispositivos mostraron una fuerte uniformidad y altos rendimientos de producción.
Su densidad de corriente de salida coincide con la de los transistores de silicio convencionales fabricados en obleas a temperaturas mucho más altas. Superan en rendimiento a los dispositivos monolíticos fabricados con materiales alternativos en al menos un factor de tres a cuatro.
El equipo conectó las capas mediante interconexiones metálicas verticales y demostró con éxito circuitos lógicos tridimensionales, así como celdas de memoria estáticas de acceso aleatorio.
Hacia la producción comercial de semiconductores
Según Cao, el resultado más significativo puede ser la escalabilidad del proceso.
“Pero lo más importante es que demostramos que este proceso es escalable”, dijo Kao. “Se pueden apilar capas más allá de las tres que demostramos. Y el proceso producirá transistores de alto rendimiento con altos rendimientos y baja variabilidad. Ahora tenemos una base sólida para transferir esta tecnología y demostrar su promesa inmediata en una fundición de semiconductores industriales”.
El trabajo se realizó a través del Centro de ingeniería Grainger de Illinois para chips semiconductores avanzados, incluido Accelerated Performance, cuyos socios industriales incluyen IBM, Intel y Taiwan Semiconductor Manufacturing Company.
Los investigadores ahora se están preparando para transferir la tecnología a una fundición de semiconductores industriales, un paso importante hacia la producción comercial de verdaderos chips de silicio 3D monolíticos.
Otros contribuyentes al estudio fueron Bao Lam, Yung Man Yu, Hyunjun Nam, Hu-Chih Ni, Shamik Chatterjee, Shalu Rakheja y Jian-Min Zhu.
La financiación fue proporcionada por la Fundación Nacional de Ciencias, el Centro de Ingeniería Granger de Illinois para chips semiconductores avanzados con rendimiento acelerado y socios de la industria en Silicon Crossroads Microelectronics Commons Hub.
